แจ้งเอกสารไม่ครบถ้วน, ไม่ตรงกับชื่อเรื่อง หรือมีข้อผิดพลาดเกี่ยวกับเอกสาร ติดต่อที่นี่ ==>
หากไม่มีอีเมลผู้รับให้กรอก thailis-noc@uni.net.th
หากไม่มีอีเมลผู้รับให้กรอก thailis-noc@uni.net.th
Phichet Moungnoul. A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory. (). King Mongkut's University of Technology North Bangkok. Central Library. : , 2026.
A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory
Name: Sato, Tomoaki
Organization :
Hokusei Gakuen University. Dept. of Management Information
Email :
t-sato@hokusei.ac.th
Name: Sorawat Chivapreecha
Organization :
King Mongkuts Institute of Technology Ladkrabang. School of Engineering
Email :
sorawat.ch@kmitl.ac.th
Name: Murakami, Anyu
Organization :
Chulalongkorn University. Dept. of Electrical Engineering
Email :
6872106721@student.chula.ac.th
Name: Phichet Moungnoul
Organization :
King Mongkuts Institute of Technology Ladkrabang. School of Engineering
Email :
phichet.mo@kmitl.ac.th
keyword:
Binary trees (Computer science)
LCSH:
Computer architecture
-- Data processing
Abstract:
This paper presents an RTL-designed FPGA architecture optimized for low-latency and low-power data propagation by minimizing configuration memory and routing overhead. Unlike conventional SRAM-based FPGAs, the proposed architecture directly implements configurable logic and interconnect structures at the RTL level, allowing portions of the circuit that do not require reconfiguration to be designed as ASIC-style logic. This hybrid approach significantly reduces area and power consumption while achieving shorter critical paths. The architecture is organized as a hierarchical binary-tree structure composed of identical node tiles, enabling scalable expansion without increasing routing complexity. Data are propagated through the tree via statically configured switch blocks, forming a deterministic and predictable dataflow. This structure naturally supports packet-like processing in a logical sense, where data units are selectively forwarded through the tree without relying on conventional network protocols. To evaluate the effectiveness of the proposed approach, the architecture was synthesized using Synopsys Design Compiler with a 45-nm standard-cell library. Post-synthesis analysis demonstrates substantial improvements in delay, area, and power consumption compared to a conventional FPGA implementation. These results indicate that the proposed RTL-designed FPGA architecture is well suited for application-specific acceleration and energy-efficient dataflow-oriented processing.
King Mongkut's University of Technology North Bangkok. Central Library
Address:
BANGKOK
Email:
library@kmutnb.ac.th
Created:
2026
Modified:
2026-08-11
Issued:
2026-08-11
บทความ/Article
application/pdf
BibliograpyCitation :
In ECTI Association and Burapha University. Faculty of Engineering. 2026 23rd International Conference on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology (ECTI-CON 2026) (pp.481-486). Piscataway, NJ : IEEE
eng
©copyrights King Mongkut's University of Technology North Bangkok
RightsAccess:
ใช้เวลา
0.032283 วินาที
Sato, Tomoaki
| Title | Contributor | Type |
|---|---|---|
| Optimal number of wires for circuits on RTLDesigned FPGAs
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Hayashihara, Yuya;Yokota, Shione;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| Evaluation of multi-bit input logic blocks in RTL designed FPGA architecture : a framework for FPGA and ASIC integration
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Murakami, Anyu;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Sorawat Chivapreecha;Murakami, Anyu;Phichet Moungnoul | บทความ/Article |
Sorawat Chivapreecha
| Title | Contributor | Type |
|---|---|---|
| Optimal number of wires for circuits on RTLDesigned FPGAs
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Hayashihara, Yuya;Yokota, Shione;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| Evaluation of multi-bit input logic blocks in RTL designed FPGA architecture : a framework for FPGA and ASIC integration
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Murakami, Anyu;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| A simple tunable biquadratic digital bandpass filter design for spectrum sensing in cognitive radio
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Pemmavit Sutthikarn;Sorawat Chivapreecha;Akraphon Trirat;Thitaphan Jongsataporn | บทความ/Article | |
| Design and implementation of multiphase digital oscillator
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Thitaphan Jongsataporn;Poonna Yospanya;Sorawat Chivapreecha | บทความ/Article | |
| A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Sorawat Chivapreecha;Murakami, Anyu;Phichet Moungnoul | บทความ/Article |
Murakami, Anyu
| Title | Contributor | Type |
|---|---|---|
| Evaluation of multi-bit input logic blocks in RTL designed FPGA architecture : a framework for FPGA and ASIC integration
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Murakami, Anyu;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Sorawat Chivapreecha;Murakami, Anyu;Phichet Moungnoul | บทความ/Article |
Phichet Moungnoul
| Title | Contributor | Type |
|---|---|---|
| Optimal number of wires for circuits on RTLDesigned FPGAs
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Hayashihara, Yuya;Yokota, Shione;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| Evaluation of multi-bit input logic blocks in RTL designed FPGA architecture : a framework for FPGA and ASIC integration
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Murakami, Anyu;Sorawat Chivapreecha;Phichet Moungnoul | บทความ/Article | |
| 0.5-V mixed-mode universal active filter using multiple-input OTAs
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Punnavich Phatsornsiri;Ekachai Asa;Montree Kumngern;Jateslid Singsathien;Thanat Nonthaputha;Phichet Moungnoul | บทความ/Article | |
| A binary tree-based routing-only architecture for RTL-designed fpgas using addressable configuration memory
มหาวิทยาลัยเทคโนโลยีพระจอมเกล้าพระนครเหนือ Sato, Tomoaki;Sorawat Chivapreecha;Murakami, Anyu;Phichet Moungnoul | บทความ/Article |